10月25日消息，Intel在先进半导体工艺上终于迎头赶上，其18A工艺已对标台积电N2，而下一代的14A工艺技术指标与台积电A14的差距控制在5%以内，量产进度甚至可能提前一年半载。不过，Intel的目标并非止步于追赶，未来必然希望反超台积电——毕竟过去几十年中，Intel一直是全球工艺最先进的半导体公司，只是从14nm节点开始，被台积电抢先一步。客观来看，尽管14A在参数上接近A14，但实际量产中的良率、客户导入速度和产能爬坡仍是决定胜负的关键，Intel能否真正扭转局面还有待观察。
接下来的几年里，Intel的重点将是改进18A-P工艺，量产14A及14A-P，并进一步提升High NA EUV光刻技术的成熟度，解决光罩面积缩水带来的一系列问题，从而在产能和效率上与台积电竞争代工市场。值得注意的是，High NA EUV设备的采购成本极高，Intel需要平衡投入与回报，而台积电对此技术持相对保守态度，这或许为Intel提供了差异化竞争的窗口。
再往后，还有针对未来10到20年的技术布局。在前几天的Dwarkesh Podcast访谈节目中，Intel CTO、制程工艺负责人Chris Auth、Jack Kavalieros等人透露了面向2045年的技术路线图。这一路线图涉及多个方向的技术变革，晶体管结构将从GAA转向CFET（互补场效应晶体管），该结构可将P型与N型晶体管垂直堆叠，从而大幅提升晶体管密度，但同时也面临刻蚀精度、良率控制和散热等严峻挑战。从产业角度看，CFET被认为是超越FinFET和GAA的下一代架构，但真正实现商用可能还需5-10年，Intel率先布局意在抢占先机。
在材料方面，随着金属线越来越窄，传统的铜线面临电阻增大等挑战，Intel表示希望用稀有金属钌替代铜，不过并非所有线路都能替代，铜线依然有用武之地。稀有金属的供应和成本也是潜在制约因素，Intel需要与供应链深度协作。同时，芯片封装技术的重要性日益凸显，Hybrid bonding（混合键合）可以实现更精细的间距，从而获得更高的带宽，这同样是绕不过去的技术选项。先进封装与制程工艺的协同发展，将是未来芯片性能提升的双引擎。
Intel布局2045年之后的技术并非突发奇想，早在2018、2019年就有过多次报道。这一时间点也与IMEC（比利时微电子中心）此前公布的芯片工艺路线图节点吻合，细节甚至比Intel这次披露的更多。那个时候至少是A2节点以内，即0.2nm以下，晶体管甚至可能从CFET进一步升级为2DFET（二维晶体管）。不过，从当前技术进展看，二维材料的生长可控性和与现有CMOS工艺的兼容性仍是重大课题，IMEC的路线图更多是远期愿景。距离现在还有20年，变数很多，最终能否实现仍是未知数。但Intel主动公布如此长远的规划，也显示出其在半导体领域重夺技术制高点的决心。
