Rain科技4月26日消息，在近日举行的北美技术论坛上，台积电首次公开了其N2 2nm工艺的缺陷率(D0)情况，数据显示，N2工艺的初期缺陷率优于之前的7nm、5nm和3nm等工艺。
台积电并未公布具体的缺陷率数据，而是选择通过对比不同制程工艺在时间推移下的缺陷率变化趋势，来展示N2工艺的优势。这种策略性的信息披露，既能引发业界的关注，又能避免透露过于敏感的商业信息。
台积电N2工艺首次引入了GAAFET（全环绕栅极场效应晶体管）技术，这是一项重大的技术革新。目前，距离N2工艺的大规模量产还有大约两个季度的时间，预计将在今年年底实现。
N2工艺在试产近两个月的时间里，缺陷率与同期的N5/N4工艺水平相当，甚至略低，同时明显优于N7/N6和N3/N3P工艺。考虑到GAAFET技术的复杂性，这一结果无疑是令人鼓舞的。N2工艺初期表现的卓越，预示着台积电在先进工艺制程上的技术实力精进，同时也提高了未来量产的良率预期。
从试产到量产的半年周期内，N7/N6工艺的综合缺陷率是最高的。N3/N3P工艺从量产开始，缺陷率就相对较低，而N5/N4的情况则更好，从试产阶段开始就展现出更低的缺陷率。 这一数据对比可以看出台积电在制程工艺上的不断进步。
如果N2工艺能够延续N5/N4的良好趋势，其未来的发展前景无疑是十分乐观的。更低的缺陷率意味着更高的良品率，可以降低生产成本，提高产品的竞争力。
台积电强调，一种工艺的缺陷率能否快速降低，不仅取决于自身的设计和技术水平，还与制造芯片的数量和产能规模密切相关。生产的芯片越多，产能越大，就越容易发现潜在的缺陷并加以改进。这实际上是一个正反馈循环，更大规模的生产能带来更多的数据，从而加速良率提升。
台积电N2工艺已流片的芯片数量明显更多，这也是其能够快速降低缺陷率的一个关键因素。早期客户的大量投入和设计验证，为N2工艺的成熟奠定了坚实的基础。此外，积极的合作关系也有助于台积电更快地发现和解决问题。
